小芯片时期来了!

本文来自微信民众号:芯东西(ID:aichip001),作者:心缘,头图来自unsplash

10nm、7nm、5nm……跟着芯片制程节点愈来愈先进,研发生产本钱延续走高,而良率日趋下落,物理瓶颈正拖累摩尔定律的脚步。

像搭乐高积木一样的小芯片(Chiplet)正成为AMD、英特尔、台积电、Marvell、Cadence等芯片巨子为摩尔定律续命的配合挑选之一。

小芯片时期来了!

之前芯片由多个IP中心集成后一致封装成单片芯片,而小芯片要领可将来自差别公司设想和封装的小芯片组合在一起,从而构建更加高效和经济的芯片系统。

这类新型设想要领不仅能大大简化芯片设想庞杂度,还能有用下降设想和生产本钱。

着名市场研讨机构Omdia展望,小芯片将在2024年环球市场规模扩大到58亿美圆,较2018年的6.45亿美圆增进9倍。而久远来看,2035年小芯片市场规模有望增至570亿美圆。

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2018-2024年环球小芯片市场收入(泉源:Omdia)

缭绕小芯片的新战事,正在将芯片机能进化引向更具经济效益的将来。

一、续命摩尔定律!小芯片时期来了

55年前,被推重为芯片界“圣经”的摩尔定律预言:当价钱稳定时,集成电路上可包容的晶体管数目每隔18~24个月会增添一倍,机能也随之提拔一倍

昔时摩尔定律的涌现设定了极为症结的手艺生长节拍基准,催化了科技市场欣欣向荣,为全部IT行业带来了难以估计的经济代价。

运用先进节点的优点很多,晶体管密度更大、占用空间更少、机能更高、功率更低,但应战也愈来愈难以战胜。

极小尺寸下,芯片物理瓶颈愈来愈难以战胜。尤其在近几年,先进节点走向10nm、7nm、5nm,问题就不再只是物理停滞了,节点越进化,微缩本钱越高,能扛住经济负担的设想公司愈来愈少。

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跟着制程节点进化,芯片本钱疾速增进

依据公然报导,28nm节点设想本钱约为5000万美圆,而到5nm节点,设想总本钱已飙高到逾5亿美圆,相当于逾35亿人民币。

而守住摩尔定律,关乎利润最大化,假如研发和生产本钱降不下来,那末关于芯片巨子和始创公司来讲都将是蹩脚的经济负担。

荣幸的是,每当摩尔定律被唱衰将走到终点,总会引发出科学家和工程师们立异设想,提出力挽狂澜的突破性手艺,将看似走向闭幕的摩尔定律频频推向远方。

基于小芯片的模块化设想,恰是个中处置惩罚本钱问题的一个极为症结的设想。

二、小芯片的三大代价:开发快、本钱低、功用多

当前芯片设想形式常从差别IP供给商购置软核IP或硬核IP,再连系自研模块集合成一个片上系统(SoC),然后以某个制作工艺节点生产出芯片。

而小芯片经过进程先进封装手艺,能将多种差别架构、差别工艺节点、以至来自差别代工厂的专用硅块或IP块集成在一起,能够跳过流片,疾速定制出一个能满足多种功用需求的超等芯片产物。

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由中介层上多个小芯片构成的小芯片系统(泉源:Cadence)

比拟单片芯片,小芯片带来的优点是多重的。

起首,小芯片开发速度更快。

在服务器等盘算系统中,电源和机能由CPU中心和缓存安排。经过进程将内存与I/O接口组合到一个单片I/O芯片上,可削减内存与I/O间的瓶颈耽误,进而协助进步机能。

其次,小芯片的研发本钱更低。

由于小芯片是由差别的芯片模块组合而成,设想者可在特定设想部份选用最先进的手艺,在其他部份选用更成熟、低价的手艺,从而勤俭团体本钱。

比方,AMD第二代EPYC服务器处置惩罚器Ryzen采纳小芯片设想,将更先进的台积电7nm工艺制作的CPU模块与更成熟的格罗方德12/14nm工艺制作的I/O模块组合,7nm可满足高算力的需求,12/14nm则下降了制作本钱。

这带来的优点是,7nm制程部份的芯片面积大幅缩减,而采纳更成熟制程的I/O模块有助于团体良率的提拔,进一步下降晶圆代工本钱。综合来看,CPU中心越多,小芯片组合的本钱上风越明显。

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末了,小芯片能天真满足差别功用需求。

一方面,小芯片设计具有优越的可扩大性。比方构建了一个基本die后,大概只用一个die可运用于笔记本电脑,两个可运用于台式机,四个可运用于服务器。

另一方面,小芯片能够充任异构处置惩罚器,将GPU、平安引擎、AI加快器、物联网掌握器等差别处置惩罚元素按恣意数目组合在一起,为各种运用需求供给更雄厚的加快挑选。

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跟着小芯片的上风逐步显现,它正被微处置惩罚器、SoC、GPU和可编程逻辑装备(PLD)等更先进和高度集成的半导体装备采纳。

依据研讨机构Omida统计,微处置惩罚器是小芯片最大的细分市场,支撑小芯片的微处置惩罚器市场份额估计从2018年的4.52亿美圆增进到2024年的24亿美圆。

同时,盘算范畴将成为小芯片的重要运用市场,本年有望占有小芯片总收入的96%。

三、六年跋涉,从各自为营到走向规范化

芯片巨子们对风向的变化尤其警醒,没有谁想从神坛上跌落。在守着最先进设想和制作手艺的同时,他们必需为本身提早探好新的可行之径。

也正由于如此,英特尔、AMD等芯片领军企业不仅成为最早的小芯片采纳者和倡导者,也是推动小芯片规范化事情的中心贡献者。

早在2014年,华为海思与台积电曾合做秀出一款采纳台积电CoWoS手艺的收集芯片,将16nm 32核Arm Cortex-A57与28nm逻辑和I/O芯片组合在一起,在雷同功耗下速度较28nm HPM提拔40%。

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台积电CoWoS示例

2016年,Marvell和Kandou Bus宣告一项协定,Marvell采纳了Kandou Glasswing IP作为芯片到芯片的接口,将多个芯片相衔接。

美国国防部高等研讨设计局(DAPRA)则在2017年8月启动“通用异构集成及IP复用战略(CHIPS)”项目,这是DAPRA总投资15亿美圆的“电子中兴设计(ERI)”中的一部份,意在增进一个兼容、模块化、可反复应用的小芯片生态系统

这些小芯片能将各种类型的第三方芯片像堆积木一样疾速混搭成一个系统,完成数据存储、信号处置惩罚、数据处置惩罚等雄厚的功用,还能将电路板团体尺寸缩小到通例芯片大小,从而进步能效。

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抱负状态下,借助小芯片要领,芯片设想公司只需专注于本身善于的IP,而没必要忧郁其他IP,既有助于提拔中心立异才能,又经过多种IP设想分摊了研发本钱。

DAPRA向英特尔、美康、Cadence、思诺思科技等芯片企业以及一些大型军工企业、高校科研团队伸出橄榄枝,约请他们作为项目的主承包方。

作为CHIPS项目的中心成员之一,英特尔推出高等接口总线(AIB),作为chiplet架构的免版税die-to-die接口规范。

比方,英特尔的Stratix 10、Agilex FPGA均运用雷同的AIB接口来集成多种差别的小芯片。在CHIPS项目的支撑下,很多差别企业及高校正在用AIB打造小芯片系统。

英特尔也是开放盘算项目开放特定域架构 (OCP ODSA)基金会的成员,该基金会正在增进规范和手艺的生长,以协助完成高等封装战略。

英特尔将其服务器处置惩罚器、FPGA、PC芯片等作为小芯片手艺的贸易试炼场,AMD亦将小芯片用在了服务器和客户端CPU中。

2017年,AMD在其Zen 2架构顶用小芯片来开发Epyc服务器处置惩罚器Naples,随后又在次年推出的企业级EPYC处置惩罚器Rome中支撑8个小芯片,最多支撑64个中心。

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AMD在2019年推出的Zen 2处置惩罚器系列,单核机能初次凌驾英特尔。

四、粘连小芯片的症结“胶水”

详细打造小芯片系统的进程,可就不像搭乐高积木那末简朴了。

如何挑选差别小芯片的设想设计、如何完成小芯片间的衔接等一系列衡量均会影响终究的处置惩罚速度、功耗和本钱。

个中,为了到达靠近或媲美单片芯片的机能需求,承担着“拼接”、“组装”功用的先进封装和互连手艺尤其重要。

高带宽互连手艺则在小芯片之间搭建了一条条“高速公路”,而2.5D、3D先进封装手艺能大幅缩减芯片尺寸,供给更优化的庞杂芯片集成设计。

这些手艺的延续演进,正为小芯片的鼓起供给症结的手艺支柱。

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1、AMD:Infinity Fabric与X3D

AMD从第一代Zen架构处置惩罚器入手下手引入了自研芯片内、外部互连手艺Infinity Fabric(IF)

该手艺集数据传输与掌握于一体,由用于传输数据的Infinity Scalable Data Fabric(SDF)和担任掌握的Infinity Scalable Control Fabric(SCF)两部份构成。

IF总线可依据差别SoC优化设置,不仅能完成多个小芯片间的高速互连,也能完成服务器中多个CPU插槽间的高速互连,第二代IF总线还能供给CPU到GPU的衔接,不过CPU到GPU的衔接依然基于PCIe。

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AMD先进封装手艺进化进程

在本年的财务分析师集会上,AMD泄漏了将于本年年底宣布的Zen 3架构处置惩罚器中,IF总线将升级到第三代,可完成CPU与GPU之间的内存一致性,经过进程削减数据挪动进一步提拔机能并减低耽误。

下一代IF被称为Infinity Architecture,总线带宽是PCIe 4.0的两倍,最多支撑8个GPU芯片的衔接,而且还支撑CPU到GPU的衔接,估计这将给将来的APU带来更大的机能提拔。

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AMD第三代IF总线机能

根据AMD的途径计划,首批Zen 3架构处置惩罚器将领先用于EPYC服务器处置惩罚器中,以后再用于桌面处置惩罚器。

在此前的Zen架构上,AMD已尝试过多种MCM(Multi-chip module)封装。

据悉,AMD设计在将来的产物中引入一种连系2.5D和3D堆叠的新封装手艺X3D,详细概况还没有泄漏,估计会现身于Zen 4处置惩罚器。

2、英特尔:EMIB、Foveros、ODI

英特尔的高等封装产物包括2.5D EMIB、3D堆叠Foveros以及二者组合而成的Co-EMIB。

嵌入式多互连桥(EMIB)能够被看做将两个小芯片衔接在一起的高密度桥梁,在二维平面上完成Die-to-die的互连。

它是一块异常薄的硅中介层,微型凸点密度远高于规范封装基板。运用EMIB,能够正确在所需位置运用高密度互连,在其他位置用规范封装基板互连,如许就能够勤俭肯定本钱。

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英特尔EMIB手艺

英特尔当前有两种基于EMIB的处置惩罚设计。

(1)挪动PC处置惩罚器Kaby Lake-G:用EMIB集成AMD Radeon GPU和HBM,然后在封装内用PCIe来集成GPU和英特尔CPU,从而完成更严密地协作和更小的尺寸。

(2)Stratix 10 FPGA:中心FPGA四周有6个小芯片,包括4个高速收发器小芯片和2个高带宽存储小芯片。英特尔在示例中集成了来自3个差别代工厂的6个差别手艺节点。

停止本年1月,英特尔已出货了200万个基于EMIB封装的芯片。跟着该手艺日趋提高,其运用局限将掩盖至PC、服务器、5G芯片、GPU显卡等。

除了EMIB外,英特尔还研发了3D封装手艺Foveros,经过进程硅通孔(TSV),能像盖房子一样将逻辑芯片模块层层堆叠,不仅将差别IP模块有机连系,还勤俭了芯片空间,并保证功耗不会明显增添。

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Lakefield内部架构

客岁1月,英特尔宣布Lakefield挪动处置惩罚器产物,它有两个有意思的手艺要点,一是有具有差别内核的big.little夹杂系统架构,另一个等于小芯片设想。

在Lakefield中,盘算晶片(Compute die)担任盘算处置惩罚,采纳最先进的10nm、7nm、5nm工艺;基本晶片(Base die)重要完成I/O功用,机能相对不敏感,可采纳22nm等成熟制程工艺。

为了顺应更轻浮的物联网、边沿盘算等场景,英特尔推出的Co-EMIB将EMIB的横向拼接才能和Foveros的纵向叠加才能相连系,经过进程EMIB衔接多个3D Foveros芯片,制作出比单片芯片更大的天真可扩大芯片设想,同时能完成近乎于SoC级高度整合的低功耗、高带宽、高机能表现。

在此基本上,英特尔提出全方位互连(ODI)微缩手艺,顶部芯片可像EMIB一样完成小芯片之间的程度通讯,也能够像Foveros一样经过进程硅通孔(TSV)与底层裸片举行垂纵贯讯,从而完成之前3D堆叠没法到达的机能。

3、台积电:LIPINCON、CoWoS、SoIC

2019年6月,台积电在日本举行的超大规模集成电路研讨会(VLSI Symposium)时期展现了一颗自研7nm小芯片This。

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This尺寸为4.4×6.2mm,采纳CoWoS晶圆基底封装和双芯片构造,一个芯片内建4个Cortex A72中心,另一个内建6MiB三缓。同时,台积电还开发了称之为LIPINCON互连手艺,信号数据速度8GT/s。

Chip-on-Wafer-on-Substrate(CoWoS)是台积电设想的基于2.5D晶圆级多芯片封装手艺,各芯片经过进程硅中介层上的微型凸块连系在一起,构成晶圆上芯片(CoW),然后将CoW减薄,显露TSV通孔。

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台积电CoWoS

CoWoS和InFO均为2.5D封装手艺,前者侧重于高端市场,连线数目偏多,后者针对高性价比市场,连线数目相对较少。

基于CoWoS与多晶圆堆叠(WoW,Wafer on wafer)手艺,台积电研发了新一代3D封装手艺SoIC,可将差别尺寸、制程工艺及材料的小芯片组合。

相较传统3D封装手艺,SoIC的凸块密度和传输本钱更高,功耗更低,且能经过进程与CoWoS或InFO手艺整合其他芯片,打造3D x 3D系统级处置惩罚设计。

4、CEA-Leti:有源中介层

在本年的IEEE固态电路集会(ISSCC)上,法国研讨机构CEA-Letu用6个16核小芯片制造了一个96核处置惩罚器,算力到达220 GOPS,功率为156mW。

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硅中介层和嵌入式硅桥是满足数据速度和耽误需求的症结手艺。此前常用于小芯片集成的大规模中介层手艺有2.5D无源中介层、有机衬底和硅桥等。

这些手艺普遍存在的瑕玷是不能完成天真的远距离小芯片间通讯,因此难以衔接更多小芯片。它们还难以完成异构小芯片的腻滑集成和低扩大功用的轻松集成。

对此,CEA-Leti引入了有源中介层(active interposer)手艺和3D堆叠手艺来战胜这些限定,以完成大规模盘算系统的设想。

该芯片将6个采纳意法半导体28nm FDSOI制作工艺的小芯片堆叠在一个到200mm²的有源中介层上,该中介层将纵贯硅通孔(TSV)嵌入到65nm手艺节点。

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CEA-Leti芯片显微照片、3D截面、封装和手艺功用

每一个小芯片包括16个MIPS32v1中心,有源中介层集成了开关电容器稳压电路、天真的分布式互联和将内核的片上存储器各个部份衔接在一起的收集,可供给节能的多核盘算架构。

全部系统架构在所有小芯片盘算区块之间供给了完全可扩大的分布式缓存一致性架构,这些架构经过进程运动中介层互连。该架构许可经过进程缓存条理构造轻松布置软件,从而完成高达512核的完团系统可扩大性。

CEA-Leti的科学总监Pascal Vivet以为,差别供给商的小芯片接口未必兼容,须要一种能将它们粘合在一起的新要领,而有源中介层是小芯片手艺的最好挑选。

五、结语:通向下一节点的低本钱途径

小芯片并不是圆满的,现在在小芯片探究的道路上,流量拥堵、散热、电源治理、测试等问题均是系统架构设想仍待战胜的重要应战。

只管有DAPRA CHIPS、OCP ODSA等项目在出力推动小芯片接口规范化,但自力第三方小芯片供给的贸易形式什么时候能在芯片产业中提高,当前还没有可知。

或许任何一种要领很难“单枪匹马”就拯救摩尔定律,但不可否认的是,小芯片这类新兴要领正在转变芯片的设想和集成战略,以更天真的夹杂搭配系统设计,为芯片公司供给了迁移到下一个节点的低本钱途径。

处于如许一场新反动的开端,无疑是一件激动人心的事。

参考泉源:WikiChip,Mccoy

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